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Cadence滕晋庆：AI有望让芯片设计时间减半，但资深工程师仍是核心竞争力
摘要
OpenAI公布了首款自研推理芯片Jalapeño的首批实测结果引发了巨大的关注，比性能更值得关注的是，AI直接参与了这颗芯片的开发。根据OpenAI的披露，AI被用于探索不同实现方案，缩短设计、测量和验证循环，并优化芯片中的部分算术电路。Jalapeño从初始设计到tapeout只用了9个月。这并非“AI独立设计了一颗完整芯片”，Jalapeño由OpenAI与Broadcom共同开发。这个“不完整”，恰好把一个被讨论多年的问题推到了台前：从AI参与芯片设计，到AI独立完成一颗芯片，中间还隔着什么？在近日举行的CadenceLIVE 2026期间，Cadence资深副总裁兼数字与签核事业部总经理滕晋庆给出了两个看似矛盾的判断：AI EDA短期内有可能让芯片设计效率接近翻倍，但至少未来五年，他仍看不到只凭AI就能生成一颗可用芯片。Cadence资深副总裁兼数字与签核事业部总经理滕晋庆这意味着，AI EDA的拐点可能不会以“无人设计芯片”的方式出现。更早发生的变化，是芯片设计开始从“工程师操作一组EDA工具”，转向“工程师定义目标，让Agent调用整套工具链”。这也将同时改变工程师的价值和EDA公司的生意。AI有机会让芯片设计的效率翻倍AI用于EDA并不是新鲜事。几年前，Cadence已经使用AI优化设计流程，随后从对话式AI发展到具备推理能力的Tool Agent。过去一年大模型能力快速提升，Cadence又将工程经验写成Skill，进一步推出Super Agent。今年4月，Cadence发布Agentic AI Stack，由AgentStack统筹ChipStack、ViraStack、InnoStack、AuraStack和SystemStack，分别覆盖前端设计、模拟设计、数字实现与签核、PCB与先进封装以及系统设计。这个变化背后更重要的是，AI EDA正在从单点优化走向端到端协同。过去谈AI EDA，通常是RTL生成快了多少、验证缩短多少，或者PPA提高几个百分点。Agent开始统筹不同设计环节后，对于模型和应用快速迭代的AI公司而言，一个更迫切的问题是：芯片设计周期能否直接缩短一半？滕晋庆将AI带来的加速拆成两个部分。一是缩短工具Runtime，减少每次设计迭代所需的时间；二是提升工程师生产力，让一名工程师负责更多Partition。“借助AI，设计在相同制程下设计相同的芯片，时间缩短一半是有可能的。”滕晋庆对雷峰网表示。按照滕晋庆的估算，如果将Runtime和工程投入分别按减少约30%计算，两者叠加后，完成相同任务的时间约为原来的49%，对应设计效率接近翻倍。当然，这其中不包含晶圆厂排期、板卡开发及量产等后续环节。芯片规模还在持续增加，如果芯片复杂度翻倍，部分效率红利也会被更大的设计吃掉。Cadence副总裁、中国区总经理汪晓煜指出，客户的组织架构、团队分工和协作方式能否适配Agent，会直接影响最终效果。工具侧即便有两倍提升，部署到客户内部后可能会明显打折。Cadence副总裁、中国区总经理汪晓煜在真实项目里，AI EDA带来的效率提升已经显现。汪晓煜介绍，某客户一个较大的Subsystem采用传统设计验证方法约需5周，使用ChipStack后约1天完成。另一个4nm高性能CPU Core的设计收敛案例中，AI取得了接近资深工程师的结果，同时减少了人工分析日志、调整约束和重复启动流程的时间。这些案例表明了AI EDA在设计的不同流程能获得的提升幅度不同，也足以说明，AI EDA已经越过演示阶段，开始进入真实芯片工程流程。AI跑通