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突破舱驾融合瓶颈，德赛西威给出「双优」新解法
摘要
更精简的架构，更迅速的响应速度，是智能汽车进化的方向，而舱驾一体，则是智能汽车进化的一个节点。佐思汽研预测，2026年到2030年中国舱驾一体市场年复合增长率将达36%，到2030年还有3.6倍的增长空间。然而，当舱驾一体真正进入量产阶段，座舱和智驾被装进同一颗芯片，有限的算力却越来越向智驾倾斜。过去几年，智驾能力一直是车企智能化的卖点之一。从高速NOA到城市NOA，再到更高阶的辅助驾驶，更多算力被用于增加智驾功能、提高模型能力。但在舱驾一体架构下，智驾和座舱开始共享资源，资源向一边过度倾斜，另一边就可能付出代价。于是，一些舱驾一体方案出现车机卡顿、SR掉帧、座舱响应迟滞等问题。舱驾一体成了“智驾优先”。一边是越来越高阶的智驾，一边是不能被牺牲的座舱体验。舱驾一体真正需要解决的，是如何在保障智驾安全与能力的同时，让座舱也获得足够的资源。或许，舱驾一体下一阶段真正需要重新定义的，是一颗芯片如何妥善分配资源。舱驾一体的两种解法很长一段时间里，智能座舱和智能驾驶两大系统相互独立，彼此分工清晰，但随着功能增加，零部件数量相应增长，系统响应速度反而降低。因此，更精简的电子电气架构应运而生，两大系统走向融合，由同一颗芯片支持。舱驾一体研发尚不成熟，行业玩家众多，整体可将他们分为两大技术路线。一种是多方合作，各供应商结合各自优势，提供传感器、芯片、域控、座舱软件、智驾算法，共同完成一套舱驾方案。他们代表着传统汽车供应链合作方式。在智驾域、座舱域相互独立时，因为各自拥有独立芯片和计算资源，多家供应商只需提供技术产品，保证接口能够正常通信即可。然而，由于底层逻辑不统一，多方拼凑的方案极易在有限算力下对智驾过度开发，进而引发车机卡顿、SR掉帧、智驾降级等高风险问题，一旦在行驶过程中出现车机卡顿或者延迟，就将极大提高事故率。此外，一套舱驾方案涉及多家供应商，意味着接口、软件版本、算法和底层系统需要持续对齐。一旦研发过程中出现性能波动或者系统异常，问题往往横跨多个模块，很难由其中一家供应商独立解决。车企不得不组织多方共同排查，在不同企业之间反复确认问题边界，沟通和联合调试成本随之上升，开发节奏也更容易受到影响。另一种是全栈整合，一家供应商将硬件、底层软件、座舱和智驾能力整合在同一套体系内，既能优化单个模块，也能管理整颗芯片乃至整车计算资源。相比之下，全栈整合不仅能对整套系统的安全与体验负责，还能更快速且精准定位问题，产品更为稳定，交付节奏可控。其中，德赛西威作为全栈整合的领军者，确立了“一芯双智、舱驾双优”的产品定义，通过底层算法与上层应用的同源同频，基于全栈自研能力，彻底打通了单芯内存架构。实现单芯内存架构还不够，德赛西威还要求座舱性能不能低于搭载高通SA8155P芯片的行业主流体验，确保座舱体验不会倒退。高通SA8155P是一款高性能智能座舱SoC，采用7纳米工艺制造，每秒运算8万亿次，可以最多支持6个摄像头。而此前，德赛西威第三代智能座舱就是基于高通SA8155P打造，并在理想、奇瑞等多家车企车型上配套。这意味着，德赛西威已有成熟的芯片量产开发经验。确保座舱体验之后，德赛西威再将剩余算力合理分配给智驾，为感知、决策和安全冗余预留明确的资源空间。如此一来，德赛西威实现“一芯双智、舱驾双优”，并将其推向市场。2024年10月，德赛西威推出了ICP S01E原生舱驾一体架构。今年8月，搭载德赛西威舱驾一体解决方案的奇瑞风云T7开启预售，该方案正式实现大规模量产上车。随着单芯片舱驾一体方案规模化上车，用户将真正体验到全栈整合派的产品性能，德赛西威全栈整合的优势或将进一步放